课程设计报告-------洗衣机

燕山大学课程设计说明书题目：洗衣机学院（系）：电气工程学院年级专业：08级应用电子技术4班学号：080103030170学生姓名：孙鹏飞指导教师：吕宏诗张强教师职称：实验师燕山大学课程设计说明书共19页第1页燕山大学课程设计（论文）任务书院（系）：电气工程学院基层教学单位：电子实验中心学号080103030170学生姓名孙鹏飞专业（班级）08级应电4班设计题目洗衣机设计技术参数●洗衣机工作时间可在1-15分钟内任意设定（整分钟数）；●规定洗衣机运行规律为正转20s、停10s、反转20s、停10s、再正转20s，如此反复；●要求用两个数码管显示洗衣机剩余工作时间，每当电机运行1分钟，显示器自动减1，直到为0时，电机停止运转；设计要求●用动态数码管显示时间；●电机正转、反转要有指示灯指示。工作量●学会使用Max+PlusII软件、VerilogHDL语言和实验箱；●独立完成电路设计，编程下载、连接电路和调试；●参加答辩并书写任务书。工作计划1.了解EDA的基本知识，学习使用软件Max+PlusII，下发任务书，开始电路设计；2.学习VerilogHDL语言，用VerilogHDL进行程序设计；3.学习使用实验箱，继续电路设计；4.完成电路设计；5.编程下载、连接电路、调试和验收；6.答辩并书写任务书。参考资料《数字电子技术基础》.阎石主编.高等教育出版社.《EDA课程设计A指导书》.郑兆兆等编.指导教师签字吕宏诗张强基层教学单位主任签字金海龙燕山大学课程设计说明书共19页第2页目录前言..........................................................3第一章摘要...................................................4第二章设计方案..................................................62.1任务分析...........................................................62.2设计思路...........................................................6第三章VerilogHDL设计源程序.....................................7第四章源程序各部分波形仿真图...................................114.1预置数部分.......................................................114.2十五进制减法计数器..............................................124.3六十进制加法计数器..............................................124.4数码管显示部分...................................................134.5整体程序波形仿真..................................................14第五章管脚锁定及硬件连线.......................................155.1管脚锁定..........................................................155.2硬件连线..........................................................15第六章总结.................................................17参考文献........................................................18燕山大学课程设计说明书共19页第3页前言面对当今飞速发展的电子产品市场，电子设计人员需要更加实用、快捷的EDA工具，实用统一的集成设计环境，改变传统设计思路，即优先考虑具体物理实现方式，而将精力集中到设计构思、方案比较和寻找最优化设计等方面，以最快的速度开发出性能优良、质量一流的电子产品。今天的EDA工具将向着功能强大、简单易学、使用方便的方向发展。此次课程设计的题目洗衣机，本任务书，首先概括介绍了EDA技术、VerilogHDL硬件描述语言，根据任务书对本课题整体思路进行了介绍，然后分别介绍了主程序各部分的功能，并绘制波形仿真，再次给出实现本任务书所要求的功能及其附加功能的源程序以及波形仿真图，最后进行管脚锁定和外部硬件连线并下箱实现了所有功能。在本次课程设计过程中源程序编译及硬件连接过程中都遇到了很多困难，在老师的耐心指导下完成了本次课程设计。再次特别感谢老师的指导。燕山大学课程设计说明书共19页第4页第一章摘要数字电路主要是基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。1.EDA介绍EDA技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的可开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。利用EDA技术进行电子系统的设计，具有以下几个特点：（1）用软件的方式设计硬件；（2）用软件的方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；（3)设计过程中可用有关的软件进行仿真；（4）系统现场可编程，在线升级；（5）整个系统可集成在一个芯片上，体积小，功耗低，可靠性高。因此，EDA技术是现代电子设计的发展趋势。2.VerilogHDLVerilogHDL是目前应用最广泛的硬件描述语言之一，被IEEE采纳为IEEESTD1364-1995(也成为Verilog-1995）和IEEESTD.1364-2001（也成为Verilog-HDL)可以进行算法级（Algorithm）、寄存器传输级（RTL）、逻辑级（Logic）、门级（Gate）和版图级（Layout）等各个层次的电路设计和描述。采用VerilogHDL进行电路设计于工艺设计无关，这使得设计者在进行电路设计时可以不必过多的考虑工艺实现的具体细节，设计者只需要利用计算机的强大功能，在EDA工具的支持下，通过VerilogHDL的描述，完成数字电路和系统的设计即可，从而提高了设计效率，降低了设计者的劳动强度。作为硬件描述语言，VerilogHDL具有如下特点：（1）能够在不同的抽象层次上，如系统级、行为级、RTL级、门级和开关级，对设计系统进行精确而简练的描述。（2）能够在每个抽象层次的描述上对设计进行仿真验证，及时发现及时发现可能存在的错误，燕山大学课程设计说明书共19页第5页缩短设计周期，并保存整个设计过程的正确性。（3）由于代码描述与工艺过程实现无关，便于设计标准化，提高设计的可重用性。如国有C语言的编程基础经验，只需很短的时间就能学会和掌握VerilogHDL，因此，VerilogHDL可以作为学习HDL设计方法的入门和基础。燕山大学课程设计说明书共19页第6页第二章设计方案2.1任务分析本次设计题目为洗衣机，任务要求如下：定时到定时未到洗衣机工作时间可在1-15分钟内随时可任意设定（整分钟数）；规定洗衣机运行规律为正转20s、停10s、反转20s、停10s、再正转20s，如此反复；用两个数码管显示洗衣机剩余工作时间，每当电机运行1分钟，显示器自动减1，直到为0时，电机停止运转并有蜂鸣器发声提示。本设计所要实现的具体功能为：1.在置数信号有效时，通过拨动数字开关完成初始时间的预置，并在数码管上显示；2.完成初始时间预置后，启动，用发光二极管的亮灭状态表示电动机的正转和反转；3.电动机工作一分钟后，数码管显示数自动减1，当显示为0时，停止工作，启动蜂鸣器2.2设计思路根据任务要求，可确定主程序应包含预置数部分、六十进制加法计数器、十五进制减法计数器、数码管显示部分。预置数部分：使用LDN为预置信号，用数字开关控制。当LDN=0分别用4个开关控制预置数的十位和各位，完成1-15分钟内任意计数，完成置数后，使LDN=1。当电机开始工作后，若需要重新置数，则再次使LDN=0，然后进行置数。六十进制加法计数器：在完成预置数之后，LDN=1,并给出完成信号RD=1，启动六十进制加法计数器工作，并设置输出量forward（正转），back（反转），cp（周期进位信号）在一个工作周期的1-20秒，使forward=1；在31-50秒，使back=1；完成一个周期计数后，使cp=1。十五进制减法计数器：在预置数完成之后，当cp=1时，减法计数器减1，直至0。当计数到0时，给出输出信号fengming=1。数码管显示部分：采用两个动态数码管显示洗衣机剩余工作时间，DS8A显示十位数，DS7A显示个位数，设置位选信号SS，当SS=0时，选中DS8A，使输出量为十位上的数；当SS=1时，选正转（20S））定时启动暂停（10S））反转（20S））暂停（10S））停止）燕山大学课程设计说明书共19页第7页中DS7A，使输出量为个位上的数。编辑计数器使得SS在0、1之间交替变换，可使个位与十位的交替显示，设置位选信号的扫描频率(CLK1),使得交替显示频率加快，由于数码管有余晖特性和人眼有视觉暂留现象，可观察到两个数码管同时显示。第三章VerilogHDL设计源程序根据任务书要求以及附加功能描述，程序设计如下：modulexiyiji(CLK,shiwei,gewei,forward,back,fengming,LDN,CLK1,G,SS);inputCLK,CLK1,LDN;input[3:0]shiwei,gewei;outputforward,back,fengming,SS;output[6:0]G;reg[3:0]OUT;reg[6:0]G;reg[3:0]QQ_TEMP,C,Q,C_TEMP;regforward,back,fengming,RD,CC_TEMP,cp,SS,B_TEMP;reg[5:0]Q_TEMP;always@(posedgeCLK)beginif(LDN)if(shiwei!='b0000||gewei!='b0000)beginif(RD)if(Q_TEMP6'b111100)Q_TEMP=Q_TEMP+1;elseQ_TEMP=0;elseQ_TEMP=0;endelseQ_TEMP=0;endalways@(posedgeCLK)燕山大学课程设计说明书共19页第8页beginif(LDN)if(QQ_TEMP!=0||C_TEMP!=0)beginif(Q_TEMP=6'b000000&&Q_TEMP6'b010101)beginforward=1;back=0;endelseforward=0;if(Q_TEMP6'b011110&&Q_TEMP6'b110011)back=1;elseback=0;if(Q_TEMP=6'b111100)cp=1;elsecp=0;endelsebeginforward=0;back=0;cp=0;fengming=1;endelsebeginforward=0;back=0;cp=0;fengming=0;endendalways@(posedgeCLK)beginif(LDN==0)beginQQ_TEMP=gewei;C_TEMP=shiw