Xilinx-fpga-设计培训中文教程-8

©2002Xilinx公司版权所有全局时序约束实验全局时序约束-8a-3©2002Xilinx公司版权所有介绍•本实验介绍了如何使用约束编辑器中的全局时序约束•你可以为一个已有的项目流程图项目输入全局时序约束•然后你可以利用报告来分析设计和约束全局时序约束-8a-4©2002Xilinx公司版权所有目标完成本模块后你将会:•用Xilinx约束编辑器输入全局时序约束•查看映射后静态时序报告以验证你的时序约束是可实现的•利用布局布线后静态时序报告来确定每个时序约束中的最长约束路径的时延•修正全局时序约束并且重新实现设计以找到全局时序约束下的最佳设计性能全局时序约束-8a-5©2002Xilinx公司版权所有全局时序约束实验