加法器除法器FPGA实现总结文档

总结1.串行加法器的实现i.时序逻辑实现工程名称：timing_serialadd_32bit。时序逻辑完成计算需要32个周期。综合后的资源占用情况时序约束的结果：综合后的map图：E:\xilinx\timing_serialadd_32bit\timing_serialadd.pdf工程文件和仿真文件：功能仿真结果图：ii.组合逻辑实现工程名称：serialadd组合逻辑完成计算的时间只需要1个cycle，但是cycle具体多长需要根据逻辑经过的门数量等因素来决定综合后的map图位置：E:\xilinx\serialadd\schematic.pdf工程文件和仿真文件：功能仿真结果图：iii.二者对比结果组合逻辑比时序逻辑实现方法耗用的资源少，在要求1个cycle计算出结果时用组合逻辑较好，在对设计的运行的时钟频率有较高要求，而不要求1个cycle计算出结果时，用时序逻辑较好。也可以综合考虑，用时序逻辑+组合逻辑的设计。2.超级进位加法器的实现i.时序逻辑的实现工程名称：timing_CLA。时序逻辑完成计算需要4个cycle综合后的资源占用情况：时序约束结果综合后的map图位置E:\xilinx\timing_CLA\schematic.pdf工程文件和仿真文件功能仿真结果ii.组合逻辑的实现工程名称：CLA_1组合逻辑完成计算需要1个cycle综合后的资源占用情况综合后的map图位置E:\xilinx\CLA_1\schematic.pdf工程文件和仿真文件功能仿真结果iii.一部分级联的超前进位加法器实现工程名称：CLA组合逻辑完成计算需要1个cycle综合后的资源占用情况综合后的map图位置E:\xilinx\CLA\schematic.pdf工程文件和仿真文件功能仿真结果iv.三者对比结果资源占用情况：部分级联组合逻辑时序逻辑计算消耗的cycle:组合逻辑部分级联时序逻辑超级进位加法器比起串行加法器，提高了进位的并行计算效率，消耗的资源多。在提高系统的计算能力时，优先选用超级加法计算器。3.除法器的实现i.时序逻辑的实现工程名称：timing_divider时序逻辑计算大概需要35个cycle综合后资源的占用情况时序约束结果综合后的map图位置E:\xilinx\timing_divider\schematic.pdf工程文件和仿真文件功能仿真结果ii.组合逻辑的实现工程名称：divide组合逻辑计算需要1个cycle综合后资源的占用情况综合后的map图位置E:\xilinx\divide\schematic.pdf工程文件和仿真文件功能仿真结果iii.二者对比结果组合逻辑占用的LUT资源比时序逻辑多许多。这可能是在进行组合逻辑设计时，我运用了for循环的原因，由于时间关系，没有进行验证。在要求设计运行的时钟频率较高时，用时序逻辑设计比较好。