VHDL复习题要点

×××××试卷第1页（共××页）一、选择题(A)1．一个项目的输入输出端口是定义在：A.实体中B.结构体中C.任何位置D.进程体(B)2．描述项目具有逻辑功能的是：A.实体B.结构体C.配置D.进程(A)3．关键字ARCHITECTURE定义的是：A.结构体B.进程C.实体D.配置(D)4．VHDL语言中变量定义的位置是：A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置(D)5．VHDL语言中信号定义的位置是：A.实体中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置(B)6．变量是局部量可以写在：A.实体中B.进程中C.线粒体D.种子体中(A)7．变量和信号的描述正确的是：A.变量赋值号是:=B.信号赋值号是:=C.变量赋值号是=D.二者没有区别(B)8.变量和信号的描述正确的是：A.变量可以带出进程B.信号可以带出进程C.信号不能带出进程D.二者没有区别()9．对于信号和变量的说法，哪一个是不正确的：A.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样(A)10．下列关于变量的说法正确的是：A.变量是一个局部量，它只能在进程和子程序中使用B.B.变量的赋值不是立即发生的，它需要有一个δ延时×××××试卷第2页（共××页）C.在进程的敏感信号表中，既可以使用信号，也可以使用变量D.变量赋值的一般表达式为：目标变量名=表达式(C)11．可以不必声明而直接引用的数据类型是：A.STD_LOGICB.STD_LOGIC_VECTORC.BITD.前面三个答案都是错误的(C)12．STD_LOGIG_1164中定义高阻的字符是：A.XB.xC.zD.Z(A)13．STD_LOGIG_1164中字符H定义的是：A.弱信号1B.弱信号0C.没有这个定义D.初始值(B)14．使用STD_LOGIG_1164中的数据类型时：A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D.必须在结构体中声明(B)15．关于转化函数说法正确的是：A.任何数据类型都可以通过转化函数相互转化B.只有特定类型的数据类型可以转化C.任何数据类型都不能转化D.前面说法都是错误的(C)16．VHDL运算符优先级说法正确的是：A.逻辑运算的优先级最高B.关系运算的优先级最高C.逻辑运算的优先级最低D.关系运算的优先级最低(D)17．VHDL运算符优先级说法正确的是：A.NOT的优先级最高B.AND和NOT属于同一个优先级C.NOT的优先级最低D.前面的说法都是错误的(D)18．VHDL运算符优先级说法正确的是：A.括号不能改变优先级B.不能使用括号C.括号的优先级最低D.括号可以改变优先级(B)19．如果a=1,b=0，则逻辑表达式（aANDb）OR（NOTbANDa）的值是：A.0B.1C.2D.不确定(B)20．正确给变量X赋值的语句是：A.X=A+B;B.X:=A+b;C.X=A+B;D.前面的都不正确()21．VHDL文本编辑中编译时出现如下的报错信息，其错误原因是：×××××试卷第3页（共××页）Error:VHDLsyntaxerror:choicevaluelengthmustmatchselectorexpressionvaluelengthA.表达式宽度不匹配B.错将设计文件存入了根目录，并将其设定成工程C.设计文件的文件名与实体名不一致D.程序中缺少关键词(D)22．在VHDL语言中，下列对时钟边沿检测描述中，错误的是：A.ifclk’eventandclk=‘1’thenB.iffalling_edge(clk)thenC.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’then(D)23．在VHDL中，可以用以下哪条语句表示检测clock下降沿：A.clock’eventB.clock’eventandclock=’1’(上升沿)C.clock=’0’D.clock’eventandclock=’0’(D)24．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：A.IEEE库B.VITAL库C.STD库D.WORK工作库(A)25．VHDL常用的库是：A.IEEEB.STDC.WORKD.PACKAGE(B)26．下列语句中，不属于并行语句的是：A.进程语句B.CASE语句C.元件例化语句D.WHEN…ELSE…语句(D)27．下面哪一个可以用作VHDL中的合法的实体名：A.ORB.VARIABLEC.SIGNALD.OUT1(B)28．下列关于CASE语句的说法不正确的是：A.条件句中的选择值或标识符所代表的值必须在表达式的取值范围内B.CASE语句中必须要有WHENOTHERS=NULLC.CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现D.CASE语句执行必须选中，且只能选中所列条件语句中的一条(D)29．VHDL中,为目标变量赋值符号是：A.=:B.=C.=D.:=(B)30．VHDL语言是一种结构化设计语言，一个设计实体（电路模块）包括实体与结构体两部分，结构体描述：A.器件外部特性B.器件的内部功能C.器件的综合约束D.器件外部特性与内部功能。×××××试卷第4页（共××页）(A)31．大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能：A.可编程乘积项逻辑B.查找表（LUT）C.输入缓冲D.输出缓冲(C)32．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是：A.FPGA是基于乘积项结构的可编程逻辑器件B.FPGA是全称为复杂可编程逻辑器件C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置D.在Altera公司生产的器件中，MAX7000系列属FPGA结构(D)33．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：A.CPLD是基于查找表结构的可编程逻辑器件；B.CPLD即是现场可编程逻辑器件的英文简称；C.早期的CPLD是从GAL的结构扩展而来；D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构；(D)34．下列标识符中，哪个是不合法的标识符：A.State0B.9moonC.Not_Ack_0D.signal(D)35．下列4个VHDL标识符中正确的是：A.10#128#B.16#E#E1C.74HC124D.X_16(D)36．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：A.①②③④B.②①④③C.④③②①D.②④③①(B)37．基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→_____→综合→适配→_____→编程下载→硬件测试：①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A.③①B.①②C.④⑤D.④②()38．关于VHDL中的数字，请找出以下数字中最大的一个：A.2#1111_1110#B.8#276#C.10#170#D.16#E#E1(B)39．下列语句中，不属于并行语句的是：×××××试卷第5页（共××页）A.进程语句B.CASE语句C.元件例化语句D.WHEN…ELSE…语句(D)40．在VHDL语言中，下列对进程语句的结构及语法规则描述中，不正确的是：A.PROCESS为一无限循环语句B.敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C.当前进程中声明的变量不可用于其他进程D.进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成(C)41．进程中的信号赋值语句，其信号更新是：A.按顺序完成B.比变量更快完成C.在进程的最后完成D.都不对二、名词解释题写出下列缩写的中文（或者英文）含义FPGAVHDLHDLCPLDPLDGALLABCLBLUTEDARTLASIC三、简答题1．简述信号与变量的区别2．描述VHDL语言程序的基本结构，并简述各部分的功能3．描述可编程逻辑器件的类型，并简要描述其特点4．比较FPGA与CPLD的异同5．简述变量、信号和端口的区别6．简述FPGA的系统结构7．简述CPLD的系统结构四、程序填空题1．以下程序是十进制计数器的VHDL描述，试补充完整。LIBRARYIEEE;×××××试卷第6页（共××页）USEIEEE..ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOFISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)IFTHEN--边沿检测IFQ110THENQ1=(OTHERS='0');--置零ELSEQ1=Q1+1;--加1ENDIF;ENDIF;ENDPROCESS;;--输出ENDbhv;2．以下程序是BCD码表示0～99计数器的VHDL描述，试补充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USE;ENTITYcnt100bisport(clk,rst,en:instd_logic;cq:outstd_logic_vector(7downto0);--计数输出cout:outstd_logic);--进位输出ENDENTITYcnt100b;bhvofcnt100bisBEGINPROCESS(clk,rst,en)cqi:std_logic_vector(7downto0);BEGINifrst='1'thencqi:=;--计数器清零elseifthen--上升沿判断ifen='1'thenifcqi(3downto0)1001then--比较低4位;--计数加1×××××试卷第7页（共××页）elseifcqi(7downto4)1001then--比较高4位cqi:=cqi+16;elsecqi:=(others='0');endif;cqi():=“0000”;--低4位清零endif;endif;;endif;ifcqi=“”then--判断进位输出cout='1';elsecout='0';endif;;ENDPROCESS;ENDARCHITECTUREbhv;3．以下程序是多路选择器的VHDL描述，试补充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbmuxISPORT(sel:STD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);Y:STD_LOGIC_VECTOR(7DOWNTO0));ENDbmux;ARCHITECTUREbhvOFbmuxISBEGINy=Awhensel='1';END;4．以下程序是10/4线优先编码器的VHDL描述，试补充完整。LIBRARYIEEE;USEIEEE..ALL;ENTITYcoderIS×××××试卷第8页（共××页）PORT(din:INSTD_LOGIC_VECTOR();output:STD_LOGIC_VECTOR(3DOWNTO0));ENDcoder;ARCHITECTUREbehavOFISSIGNALSIN:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS()BEGINIF(din(9)='0')THENSIN=1001;ELSIF()THENSIN=1000;ELSIF(din(7)='0')THENSIN=0111;ELSIF(din(6)='0')THENSIN=0110;ELSIF(din(5)='0